工业和信息化部关于“核心电子器件、高端通用芯片及基础软件产品”国家科技重大专项2013年课题申报的通知
（工信专项一简[2012]96号）
各有关单位：
根据“核心电子器件、高端通用芯片及基础软件产品”国家科技重大专项（以下简称“核高基重大专项”）“十二五”阶段实施的有关要求，现组织2013年启动课题的申报工作，课题实施期自2013年1月起计。有关事项通知如下：
一、申报依据
《“核心电子器件、高端通用芯片及基础软件产品”重大专项2013年课题申报指南》（见附件1）
二、申报单位的基本要求
（一）在中国大陆运营、具备独立法人资格的企业（注册资本不低于所申请中央财政资金额度）或具备独立法人资格的科研院所和高校等事业单位。核高基重大专项课题实行法人负责制。
（二）申报单位（含牵头单位及联合单位）的总数不超过3家（特殊情况见指南中要求），其他单位可以协作方式参与课题实施。
（三）同一个法人单位牵头申报课题不超过2项，联合申报课题不超过2项。
（四）已承担专项课题到2012年6月底不能完成验收的单位，不能再次申报同类课题。
（五）申报单位（含牵头单位及联合单位）必须以与组织机构代码所对应的单位全称申报课题。
三、申报程序
（一）由课题牵头申报单位完成申报材料的编制、并报送当地核高基重大专项对口管理工作机构（见附件2）审核及盖章。
（二）申报指南中有地方财政配套资金要求的课题，需由当地对口管理工作机构按照指南要求的比例提供配套出资承诺，并在《课题申报书》（见附件3）的相应栏目中盖章。地方政府可视财力情况，在规定的地方配套资金比例基础上加大资金投入。对于入选的课题，若中央财政资金预算经评审核减后，原承诺的地方配套资金等比例减少时，差额部分由课题承担单位自筹解决，保持配套资金总额不变。
（三）牵头申报单位所在地的对口管理工作机构将审核及盖章后的申报材料汇总（含申报课题汇总清单、申报资金汇总表、地方财政配套资金的承诺等）并行文一式两份，与申报材料一并集中报送核高基重大专项实施管理办公室。
（四）重大专项课题中央财政资金资助方式和要求按照《
民口科技重大专项资金管理暂行办法》（财教[2009]218号，附件4，见财政部网站）的规定执行。
（五）核高基重大专项课题阶段划分见《课题阶段划分指南》（附件5）；
四、申报材料要求
（一）《国家科技重大专项“核心电子器件、高端通用芯片及基础软件产品”课题申报书》（以下简称《课题申报书》，格式见附件3）。《课题申报书》纸质版一式11份（正本2份、副本9份，封面标明）及电子版1份（光盘）。后立项后补助课题的申报材料要求同上。
（二）《课题申报信息简表》（见附件6）纸质版一式2份，电子版1份，存入《课题申报书》光盘中。
（三）当地对口管理工作机构申报材料留存份数自行规定。
五、申报受理时间及送达地点
申报材料送达时间（非邮寄时间）：2012年5月8日16：00前通过中国邮政快递（EMS）或专人送达，逾期不予受理。
报送单位：工业和信息化部 万寿路机关
电子信息司 核高基重大专项实施管理办公室
通信地址：北京市海淀区万寿路27号，100846
联系电话：赵鹏飞 010-68208234 郭雅琳 010-68221832
传 真：010-68208207
本通知及附件可在工业和信息化部（www.miit.gov.cn）网站及科学技术部（www.most.gov.cn）网站查询。
附件1 《核高基重大专项2013年课题申报指南》
附件2 《地方政府核高基重大专项对口管理工作机构名单》
附件3 《核高基重大专项课题申报书》（格式）
附件4 《
民口科技重大专项资金管理暂行办法》（见财政部网站）（略）
附件5 《课题阶段划分指南》（略）
附件6 《课题申报信息简表》
核高基重大专项实施管理办公室
二〇一二年四月九日
附件1
国家科技重大专项
核心电子器件、高端通用芯片及基础软件产品
2013年课题申报指南
（公开发布）
课题1-1 安全可靠高性能低功耗嵌入式微处理器研制及产业化应用
1.研究目标
面向SoC产品需求，在本专项“十一五”高性能嵌入式微处理器及相关成果和技术的基础上，完善相关的产品开发和应用环境及产业生态。通过安全可靠嵌入式微处理器的大批量应用，形成高性能低功耗微处理器产品的可持续发展能力，增强国产SoC芯片和整机行业的竞争力。
2.考核指标
在课题执行期间，实现累计1亿片以上采用安全可靠嵌入式微处理器的SoC产品的应用。为扩大基于国产嵌入式微处理器和SoC应用范围，加快在量大面广的消费类整机上的拓展和替代，具体可包含以下几个领域：
（1）数字电视产品；
（2）智能移动终端产品；
（3）计算机外设或网络设备产品；
（4）医疗电子设备及终端产品；
（5）仪表终端或计量终端。
3.研发周期
2013年1月-2015年12月。
4.其他要求
（1）课题安排：公开发布，支持2家。
（2）课题资金资助方式为：事前立项、事后补助（无预拨）。
课题所需经费依据实际需要编制，中央财政资金每家不多于2500万元，企业自筹资金不低于中央财政资金的1倍，地方政府可为本课题提供配套资金。
（3）申报单位要求：
国内嵌入式微处理器优势企业独立申报，与国内SoC企业、嵌入式软件企业采用协作方式共同完成。
在课题研发周期内，每家应至少在上述5个领域中的2个领域各达到1000万片以上的应用量，并且累计应用量不低于5000万片。
课题2-1 商用汽车车身电子控制芯片和嵌入式软件研发与产业化
1.研究目标
围绕商用汽车车身电子控制器的需求，基于国产嵌入式微处理器和嵌入式基础软件，开展车身电子控制芯片的关键技术研究和产品原型样机开发及小批量应用；作为前装设备，通过汽车整车/汽车电子专业企业的测试和考核，具备批量进入汽车市场的条件。
2.考核指标
（1）完成基于安全可靠嵌入式32位微处理器的商用汽车车身的核心电子控制芯片研制；
（2）芯片须通过汽车电子相关标准符合性测试，如温度、震动、EMC、ESD等；
（3）不同车型的在线参数设定和嵌入式软件研发；
（4）基于该样机的国产在线故障诊断软件；
（5）样机获得汽车整车/汽车电子专业企业的测试合格报告；
（6）在1-2个整车企业各自完成小批量应用示范，应用数量达到5万套。
3.研发周期
2013年1月-2015年12月。
4.其他要求
（1）课题安排：公开发布，支持2家。
（2）课题资金资助方式为：事前立项、事后补助（预拨30%）。
课题所需经费依据实际需要编制。中央财政资金每家不多于3000万元，地方财政资金不低于中央财政资金的0.5倍，企业自筹资金不低于中央财政资金的2.5倍。
（3）申报单位要求：
由汽车电子整机生产企业或汽车整车厂牵头（答辩时应提供实施本课题已经具备的前期研发电子控制系统实物成果），联合芯片企业共同承担，要求汽车电子整机生产企业、汽车整车厂和芯片企业三方联合申报。
课题2-2 移动智能通信终端SoC研发及产业化
1.研究目标
研制采用安全可靠嵌入式微处理器的移动智能终端SoC产品并与专项已部署的移动智能操作系统配合，形成移动智能通信终端整机解决方案，实现规模应用，重点支持面向公用移动通信网络市场的智能终端SoC芯片，兼顾支持面向专用移动通信网络市场的智能终端SoC芯片。
2.考核指标
（1）采用符合重大专项要求的安全可靠嵌入式微处理器（包括自主研发嵌入式微处理器），完成移动智能终端SoC设计，并与专项已部署的移动智能操作系统配合，形成移动通信终端整机应用；
（2）面向公用移动通信网络的智能终端SoC芯片，每家销售200万颗；
（3）面向专用移动通信网络的智能终端SoC芯片，销售100万颗。
3.研发周期
2013年1月-2015年12月。
4.其他要求
（1）课题安排：公开发布，支持3家。
（2）课题资金资助方式为：事前立项、事后补助（预拨30%）。
课题所需经费依据实际需要编制。面向公用移动通信网络的智能终端支持2家，中央财政资金每家不多于8000万元；面向专用移动通信网络的智能终端支持1家，中央财政资金不多于4000万元。
地方财政资金不低于中央财政资金的1倍，企业自筹资金不低于中央财政资金的2倍。
（3）申报单位要求：
由具备移动智能通信终端SoC研发和产业化基础的单位牵头（答辩时应提供实施本课题已经具备的前期研发实物成果），联合专项已部署的移动智能操作系统课题承担单位、鼓励移动通信智能终端骨干企业共同承担。
课题3-1 DDR3动态随机存储器产品研发及产业化
1.研究目标
开发兼容JEDEC国际标准的大容量、高性能、低功耗DDR3 DRAM产品和缓存控制器产品。课题所开发的DDR3 DRAM芯片支持x4、x8 、x16工作模式，容量不低于（含）2Gbit，数据速率达到1600Mbps，并实现量产销售。
2.考核指标
（1）支持x4、x8、x16 的工作模式；
（2）标称工作电压1.5v，可选低压1.35v；
（3）单片容量不低于（含）2Gbit ；
（4）数据速率1066Mbps-1600Mbps；
（5）动态随机存储器缓存控制器支持国际JEDEC-DDR3 1066Mbps-1600Mbps接口标准；
（6）申请相关专利10项；
（7）累计形成200万颗的规模应用。
3.研发周期
2013年1月-2015年12月。
4.其他要求
（1）课题安排：公开发布，支持1家。
（2）课题资金资助方式为：前补助。
课题所需经费依据实际需要编制。中央财政资金不多于5000万元，地方财政资金不低于中央财政资金的0.5倍，企业自筹资金不低于中央财政资金的2倍。
（3）申报单位要求：
由具备DDR3动态随机存储器产品研发和产业化基础的单位牵头申报（答辩时应提供实施本课题已经具备的前期研发实物成果），联合国内存储领域优势单位共同承担。
课题3-2 存储器与存储控制器SoC产品的批量应用
1.研究目标
在专项“十一五”研究成果的基础上，进一步提高DDR2 DRAM产品的可靠性和成品率，扩大应用领域；针对移动共享存储、移动安全存储两类存储控制器SoC产品，重点完善系统适配、可靠性和可生产性产品关键环节。
2.考核指标
（1）DDR2 DRAM：提供应用方案2个以上；实现DDR2 DRAM 1000万颗销售。
（2）移动共享存储：存储容量可以支持16GB；销售超过50万片。
（3）移动安全存储：符合安全要求，具有身份认证；读写速度超过90MB/s；销售超过50万片。
3.研发周期
2013年1月-2015年12月。
4.其他要求
（1）课题安排：公开发布，支持3家。
（2）课题资金资助方式为：事后立项、事后补助。
课题所需经费依据实际需要编制。DDR2 DRAM类支持1家，中央财政资金不多于5000万元；移动共享存储类、移动安全存储类各支持1家，中央财政资金每家不多于1000万元。
（3）申报单位要求：
由具备存储器与存储控制器SoC产品研发和产业化基础的企业独立承担（答辩时应提供实施本课题已经具备的前期研发实物成果），1家单位申请多项任务时，每项任务需编制1本申报书。
课题4-1 高品质电视图像显示处理芯片研发及小批量应用
1.研究目标
突破超高分辨率、3D显示、高动态等显示处理关键技术，形成面向大屏幕平板电视的显示与画质处理完整解决方案。研制满足产业需求的显示与画质处理芯片，完成流片验证，与国产微处理器芯片一起形成数字电视整机样机，实现小批量产品应用。
2.考核指标
（1）突破高端数字电视显示处理关键技术，达到当期国际同类技术产品水平；
（2）支持4倍高清、3D显示处理、倍速驱动和高动态背光技术；
（3）与国产微处理器芯片配合，完成高画质图像显示处理芯片研制与验证，形成解决方案；
（4）申请相关专利15项以上，其中国际专利5项以上；
（5）高画质图像显示处理芯片经过第三方评测；
（6）结合大屏幕新型显示屏，形成高端电视整机解决方案，实现小批量应用，应用规模达到1000台。
3．研发周期
2013年1月-2015年12月。
4．其他要求
（1）课题安排：公开发布，支持2家。
（2）课题资金资助方式为：前补助。
课题所需经费依据实际需要编制。中央财政资金每家不多于4000万元，企业自筹资金不低于中央财政资金的2.5倍，地方政府可为本课题提供配套资金。
（3）申报单位要求：
由具备完整系统解决方案能力的优势整机企业牵头申报，联合优势数字电视芯片设计企业、科研单位或高校共同承担。
课题4-2 数字电视SoC芯片产品的批量应用
1.研究目标
面向我国数字电视市场，采用基于国产嵌入式微处理器开发的数字电视SoC芯片，开发数字电视整机，形成数字电视整机的规模化应用，带动基于国产嵌入式微处理器的数字电视SoC芯片进入批量应用。
面向我国数字电视机顶盒市场，采用基于国产嵌入式微处理器的数字电视SoC芯片，开发低成本接收机顶盒，形成机顶盒的规模化应用，带动基于国产嵌入式微处理器的SoC机顶盒整机进入批量应用。
2.考核指标
数字电视整机
采用国产高性能微处理器的数字电视整机实现100万台量产应用。
数字电视机顶盒
采用国产高性能微处理器的数字电视机顶盒实现1000万台批量应用。
3.研发周期
2013年1月-2015年12月。
4.其他要求
（1）课题安排：公开发布，支持2家。
（2）课题资金资助方式为：事后立项、事后补助；
课题所需经费依据实际需要编制。数字电视整机支持1家，中央财政资金不多于10000万元；数字电视机顶盒支持1家，中央财政资金不多于4000万元。
（3）申报单位要求：
数字电视整机：由具有优势的数字电视整机企业独立承担；数字电视机顶盒：由具有优势的数字电视机顶盒企业独立承担。1家单位申请两项任务时，每项任务需编制1本申报书。
课题4-3 高清晰度实时视频监控SoC研发及应用
1.研究目标
采用国产嵌入式微处理器/数字信号处理器，研制视频监控SoC芯片，开发高清网络摄像机（HD IP Camera）、数字视频服务器（DVS）或数字硬盘录像机（DVR）等视频监控类产品，实现该SoC芯片在视频监控类产品领域的批量应用。
2.考核指标
（1）采用国产嵌入式微处理器/数字信号处理器；
（2）突破自主音视频编解码、视频预处理、智能背景去除、人脸检测硬件加速等关键技术；
（3）支持高清视频编码压缩；
（4）支持数据流加密；
（5）申请相关专利10项以上；
（6）视频监控SoC芯片在视频监控类产品领域实现产业化，累计销售超过10万片。
3.研发周期
2013年1月-2015年12月。
4.其他要求
（1）课题安排：公开发布，支持2家。
（2）课题资金资助方式为：事前立项、事后补助（预拨30%）。
课题所需经费依据实际需要编制。中央财政资金每家不多于5000万元，地方财政资金不低于中央财政资金的1倍，企业自筹资金不低于中央财政资金的2倍。
（3）申报单位要求：
由国内市场占有率居领先地位的视频监控整机企业、视频监控SoC芯片设计企业或有国产软硬件系统应用经验的企业牵头申报（答辩时应提供实施本课题已经具备的前期研发实物成果），联合相关优势单位共同承担。
课题5-1 高性能IP核研发
1.研究目标
面向通信、计算机、消费类电子产品等需求，在“十一五”研究成果基础上，立足国内工艺线，突破基于频谱判决的自适应连续时间线性均衡技术、时钟与数据恢复电路的跟踪相位平滑技术等关键技术，研制出USB3.0、PCI-E2.0、SATA3.0高速串行接口控制器IP核和支持多种CMOS工艺的视频AFE系列IP核产品，以满足现代通信、移动存储、多媒体及计算机等应用领域对高速数据传输和高速高精度视频信号处理的需求。
2.考核指标
（1）基于65nm及以下国内先进工艺和“十一五”专项取得的SERDES PHY IP核成果，研制USB3.0、PCI-E2.0和SATA3.0控制器IP核（包括HOST和DEVICE）；USB3.0 IP核需符合USB 3.0标准，兼容USB 2.0标准；PCI-E2.0 IP核需支持多条数据通路；满足相应的接口控制标准协议，完成接口数据协议的解析和控制功能，实现主/从等接口模式控制；
（2）基于国内主流SoC工艺，开发视频AFE系列IP核产品；ADC分辨率10位，最高采样速率170MSPS；支持多通道模拟视频输入，最高采样频率可支持1080P和UXGA视频格式；模拟视频信号PGA控制位为10位；
（3）按照规范提交IP核仿真、集成、验证等所需的文件或资料并提供验证平台；
（4）完成工艺流片验证测试，形成IP硬核，通过第三方测评；
（5）实现IP核在SoC产品中的应用验证。
3.研发周期
2013年1月-2014年12月。
4.其他要求
（1）课题安排：公开发布，支持4家。
（2）课题资金资助方式为：前补助。
课题所需经费依据实际需要编制。USB3.0、PCI-E2.0、SATA3.0 IP核各支持1家，中央财政资金每家不多于1200万元； AFE系列IP核支持1家，中央财政资金不多于1500万元。
企业自筹资金不低于中央财政资金的1倍，地方政府可为本课题提供配套资金。
（3）申报单位要求：
由具有较好基础的IP核研发单位牵头申报，联合芯片制造企业、SoC设计企业或应用企业共同承担。1家单位申请多项任务时，每项任务需编制1本申报书。
课题5-2 数字信号处理器芯片的批量应用
1.研究目标
面向移动通信设备与智能终端、工业控制和消费类电子等领域应用需求，研制32/16位单片高性能通用数字信号处理器、16位单片高性能通用数字信号处理器、高性能低功耗数字信号处理器IP核产品，相关应用开发系统及集成环境，实现批量应用。
2.考核指标
（1）32/16位单片高性能通用数字信号处理器
自主知识产权的32位单片高性能通用数字信号处理器产品；
与数字信号处理器产品配套的应用开发系统和应用软件库；
课题执行期内在移动通信基站和相关领域实现累计销售10万片以上。
（2）16位单片高性能通用数字信号处理器
自主知识产权的16位单片高性能通用数字信号处理器产品；
与数字信号处理器产品配套的应用开发系统和应用软件库；
课题执行期内在移动通信基站和相关领域实现累计销售50万片以上。
（3）高性能低功耗数字信号处理器IP核
自主知识产权的高性能低功耗数字信号处理器IP核产品；
与数字信号处理器核产品配套的IP封装、仿真调试环境、综合脚本等集成环境及相关系统芯片集成服务；
课题执行期内集成本课题数字信号处理器IP核的SoC芯片产品累计销售100万片以上。
3.研发周期
2013年1月-2015年12月。
4.其他要求
（1）课题安排：公开发布，支持3家。
（2）课题资金资助方式为：事后立项、事后补助。
课题所需经费依据实际需要编制。32/16位单片高性能通用数字信号处理器支持1家，中央财政资金不多于2000万元；16位单片高性能通用数字信号处理器、高性能低功耗数字信号处理器IP核各支持1家，中央财政资金每家不多于1000万元。
（3）申报单位要求：
由具有数字信号处理器研制经验的优势企业独立申报（应拥有课题对应产品的样品和配套开发软件，并符合产品性能指标应用要求）。1家单位申请多项任务时，每项任务需编制1本申报书。
课题5-3 自主IP核在SoC芯片中的批量应用
1.研究目标
面向通信、计算机、消费类电子产品等需求，在“十一五”国产SoC产品研究成果的基础上，立足国内工艺线，实现ADC/DAC类、高速串行接口类、SRAM类、FPGA类、NVM类和射频类等6类IP核在SoC芯片中的应用推广和产业化。
2.考核指标
（1）位数不低于14位、转换速度不低于100MSPS的ADC/DAC类IP核累计实现在10万颗以上SoC中的应用；
（2）接口速度2.5 Gbps以上的高速串行接口类IP核累计实现在50万颗以上SoC中的应用；
（3）存储容量达到1MB以上的SRAM类IP核累计实现在100万颗以上SoC中的应用；
（4）有效门容量20万门以上且工作主频200MHz以上FPGA类IP核累计实现在10万颗以上SoC中的应用；
（5）存储容量64kB以上的NVM类IP核累计实现在1000万颗以上SoC中的应用；
（6）最高载波频率达到6GHz以上的多模多频无线收发器类射频IP核累计实现在50万颗以上SoC中的应用。
3.研发周期
2013年1月-2015年12月。
4.其他要求
（1）课题安排：公开发布，支持6家。
（2）课题资金资助方式为：事后立项、事后补助。
课题所需经费依据实际需要编制。ADC/DAC类、高速串行接口类、SRAM类、FPGA类、NVM类和射频类各支持1家，中央财政资金每家不多于1000万元。
（3）申报单位要求：
由具有较好基础的IP核研发单位、芯片制造企业或SoC设计企业独立申报。1家单位申请多项任务时，每项任务需编制1本申报书。
课题5-4 单片可编程逻辑器件的批量应用
1.研究目标
研制通用可编程逻辑器件产品及其配套工具，形成有市场竞争力的产品，实现批量应用。
2.考核指标
（1）研制具有自主知识产权的可编程逻辑器件产品以及配套工具。
（2）课题执行期内销售数量50万片。
3.研发周期
2013年1月-2014年12月。
4.其他要求
（1）课题安排：公开发布，支持1家。
（2）课题资金资助方式为：事后立项、事后补助。
课题所需经费依据实际需要编制。中央财政资金不多于1000万元。
（3）申报单位要求：
由具有研制可编程逻辑器件产品基础的单位独立申报（应拥有课题对应产品的样品和配套开发软件，并符合应用要求）。
课题6-1 基于国产EDA工具、处理器和IP核的应用推广平台建设
1.研究目标
支撑“核高基”专项国产EDA工具、嵌入式微处理器、IP核在国内IC设计行业的产业化应用及示范推广，促进专项科研成果的产业化。建立国产EDA工具、嵌入式微处理器、IP核协同互动的软硬件技术服务平台，实现与国际相关主流产品在国内IC设计行业的共存并用，并逐步在局部领域形成竞争优势。
2.考核指标
